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Qnity stellt eine Plattform für hochentwickelte Chipleitungsmaterialien vor

Die Materialien-Plattform richtet sich an 2,5D-, 3D-und Panelleiste-Architekturen für künstliche Intelligenz-basierte Halbleiter. Qnity wird das Portfolio auf der SEMICON Taiwan 2026 präsentieren.

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Priya Anand · Equities & Earnings Desk · 25 Aug 2026 · 17:13 · 1 Min. Lesezeit
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Qnity stellt eine Plattform für hochentwickelte Chipleitungsmaterialien vor

Qnity Electronics Inc. hat eine neue Materialien-Lösungsplattform vorgestellt, die für hochentwickelte Halbleiterpakete die perfekte Basis darstellt. Die Plattform integriert Metallisierung, Bumping, Dielektrik und Feinrastertechnologien, um Architekturen einschließlich 2,5D-, 3D- und Panel-level-Paketen zu unterstützen, die in künstlicher Intelligenz (AI) gestützten Systemen eingesetzt werden.

Die Plattform wird von Jason Chuang, Director des Segments Verpackungs-Polymeren bei Qnity, während des Heterogeneous Integration Global Summit auf der SEMICON Taiwan 2026 am 1. September detailliert vorgestellt. Qnity wird auch das Portfolio auf der TaiNEX 2 im Materials Pavilion, Stand S7930, präsentieren.

Chuck Xu, Präsident der Interconnection Solutions Division von Qnity, sagte, dass Kunden Systemlösungen suchen, was Qnity mit der neuen Plattform erfüllen will. Das Portfolio umfasst Kupferlösungen wie Intervia CB1000+ und CB3000, die auf die Einheitlichkeit innerhalb der Chip und die geringe Verschmutzung beim Ablagvorgang von Kupfer abzielen.

Weitere Produkte umfassen die Solderon TS8000-Serie für die Zinn-Silber-Mikroknollenbelagung, die für Anwendungen mit hohem Datenübertragungsgeschwindigkeiten entwickelt wurde. Der Riston WBR5000 zu trockenem Filmschutzmittel unterstützt ein Kupferkolbenbelag mit einer Filmschichtdicke von 200 bis 320 µm für 2,5D-Paket. Cyclotene, ein fotoaufbauschiffbares trockenes Filmsgeleidermaterial, ist für Fan-out-Panelniveau-Paketierungen und gehobene Substratanwendungen entwickelt.

Die Plattform unterstützt Prozesse, wie beispielsweise direkte und hybride Kupfer-zu-Kupfer-Bindungen sowie hochauflösende dielektrische und Strukturierungsprozesse, die eine Metallisierung mit 2 µm breiten Bahnlinien und Zwischenräumen ermöglichen. Unterstützte Architekturen umfassen Chip-on-Wafer-on-Substrate, integrierte Multi-die Interconnect-Bridges und High-Bandwidth-Speicherkonfigurationen.

Dieser Artikel wurde mit KI-Unterstützung erstellt und von einer Finances-Review-Redakteurin bearbeitet.
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Geschrieben von
Priya Anand
Equities & Earnings Desk

Priya covers listed equities and corporate earnings, reading quarterly results and guidance for what they signal about sector health and forward valuations.

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